IBM เปิดตัวสถาปัตยกรรมชิปเล็กกว่า 1 นาโนเมตร แรงขึ้น 50% ประหยัดพลังงานกว่าเดิม 70%

IBM ประกาศความก้าวหน้าครั้งสำคัญของวงการเซมิคอนดักเตอร์ ด้วยการเปิดตัวเทคโนโลยีชิประดับ ต่ำกว่า 1 นาโนเมตร (Sub-1nm) เป็นครั้งแรกของโลกในระดับงานวิจัย โดยเชื่อว่าจะเป็นรากฐานสำคัญของการพัฒนาชิปตลอดทศวรรษหน้า พร้อมปูทางสู่ยุคที่การออกแบบทรานซิสเตอร์เข้าใกล้ระดับอะตอมมากขึ้น

เทคโนโลยีใหม่นี้ใช้สถาปัตยกรรมทรานซิสเตอร์ที่ IBM เรียกว่า Nanostack ซึ่งถูกออกแบบมาสำหรับกระบวนการผลิตขนาด 0.7 นาโนเมตร (7 แองสตรอม) สามารถบรรจุทรานซิสเตอร์ได้เกือบ 100,000 ล้านตัว ลงบนชิปที่มีขนาดเพียงเท่าเล็บมือ หรือมีความหนาแน่นมากกว่าชิปขนาด 2 นาโนเมตรที่ IBM เปิดตัวเมื่อปี 2021 เกือบสองเท่า

IBM ระบุว่า หากเทคโนโลยีนี้เข้าสู่การผลิตจริง จะช่วยเพิ่มประสิทธิภาพการประมวลผลได้สูงสุด 50% พร้อมลดการใช้พลังงานลงได้ถึง 70% เมื่อเทียบกับชิปกระบวนการผลิต 2 นาโนเมตรในปัจจุบัน

ก้าวข้ามข้อจำกัดของการย่อขนาดชิป

หลายปีที่ผ่านมา อุตสาหกรรมเซมิคอนดักเตอร์พยายามเพิ่มประสิทธิภาพของชิปด้วยการทำให้ทรานซิสเตอร์มีขนาดเล็กลงเรื่อย ๆ แต่เมื่อเข้าใกล้ระดับต่ำกว่า 1 นาโนเมตร ข้อจำกัดทางฟิสิกส์เริ่มกลายเป็นอุปสรรคสำคัญ

IBM จึงเสนอแนวคิดใหม่ผ่านสถาปัตยกรรม Nanostack ซึ่งไม่ได้พึ่งการย่อขนาดทรานซิสเตอร์บนพื้นผิวเพียงอย่างเดียว แต่เพิ่มมิติที่สามเข้ามา ด้วยการ ซ้อนทรานซิสเตอร์ในแนวตั้ง (Vertical Stacking) ทำให้สามารถเพิ่มจำนวนทรานซิสเตอร์ได้โดยไม่ต้องขยายพื้นที่ของชิป

เทคโนโลยีนี้ต่อยอดจากสถาปัตยกรรม Nanosheet ซึ่ง IBM เป็นหนึ่งในผู้บุกเบิก และปัจจุบันได้กลายเป็นพื้นฐานของชิปประสิทธิภาพสูงรุ่นใหม่หลายรุ่นในอุตสาหกรรม

ก่อนหน้านี้ Nanosheet ถูกพัฒนาขึ้นเพื่อทดแทนทรานซิสเตอร์แบบ FinFET ซึ่งเป็นเทคโนโลยีหลักของชิปยุคปัจจุบัน โดยช่วยควบคุมการไหลของกระแสไฟฟ้าได้ดีขึ้น ลดการรั่วไหลของพลังงาน และรองรับการผลิตชิปในระดับ 3 และ 2 นาโนเมตร

ส่วน Nanostack ถือเป็นก้าวต่อไปของเทคโนโลยีดังกล่าว ด้วยการนำทรานซิสเตอร์มาวางซ้อนกันในแนวตั้ง ซึ่ง IBM ระบุว่าเป็นครั้งแรกที่อุตสาหกรรมจะสามารถออกแบบทรานซิสเตอร์ในลักษณะนี้ได้จริง

Huiming Bu รองประธานฝ่ายวิจัยและพัฒนาเทคโนโลยีซิลิคอนของ IBM กล่าวว่า เมื่อแนวทางเดิมเริ่มเดินมาถึงขีดจำกัด ไม่ได้หมายความว่านวัตกรรมจะหยุดลง แต่หมายถึงเวลาที่ต้องเปลี่ยนไปใช้แนวคิดใหม่ในการพัฒนาชิป

ออกแบบทรานซิสเตอร์แต่ละชั้นแยกกัน เพิ่มความยืดหยุ่นในการพัฒนา

งานวิจัยของ IBM ที่เผยแพร่เมื่อปีที่ผ่านมาอธิบายว่า Nanostack ใช้โครงสร้าง CMOS แบบซ้อนหลายชั้น โดยสามารถออกแบบทรานซิสเตอร์ด้านบนและด้านล่างแยกจากกัน รวมถึงเลือกใช้วัสดุที่แตกต่างกันในแต่ละชั้นได้

ข้อดีของแนวทางนี้คือ นักออกแบบชิปสามารถปรับแต่งสมดุลระหว่าง ประสิทธิภาพ ความเร็ว และการใช้พลังงาน ได้ยืดหยุ่นกว่าสถาปัตยกรรมแบบเดิม ซึ่งองค์ประกอบทั้งหมดต้องอยู่บนระนาบเดียวกัน

IBM ยังเปิดเผยว่าได้สร้างต้นแบบทรานซิสเตอร์แบบ Nanosheet-on-Nanosheet CMOS สำเร็จแล้ว พร้อมทดสอบวงจรพื้นฐาน เช่น CMOS Inverter โดยผลลัพธ์ด้านไฟฟ้าอยู่ในระดับเดียวกัน หรือดีกว่าสถาปัตยกรรม Nanosheet แบบเดิม

บริษัทมองว่าเทคโนโลยีนี้สามารถนำไปประยุกต์ใช้กับชิปได้หลากหลายประเภท ไม่ว่าจะเป็น CPU, GPU รวมถึงชิปประมวลผลสำหรับอุปกรณ์พกพา

เริ่มใช้งานจริงภายใน 5 ปี

แม้จะเป็นความก้าวหน้าที่สำคัญ แต่ IBM ย้ำว่า Nanostack ยังอยู่ในช่วงการวิจัยและพัฒนา ยังไม่ใช่ผลิตภัณฑ์เชิงพาณิชย์

บริษัทคาดว่าชิปที่ใช้สถาปัตยกรรมระดับต่ำกว่า 1 นาโนเมตรอาจเริ่มเข้าสู่สายการผลิตได้เร็วที่สุดภายใน 5 ปีข้างหน้า

ปัจจุบันงานวิจัยทั้งหมดดำเนินการที่ศูนย์วิจัยเซมิคอนดักเตอร์ของ IBM ในเมืองออลบานี รัฐนิวยอร์ก ซึ่งกำลังเตรียมนำเครื่องผลิตชิปรุ่นใหม่ High Numerical Aperture Extreme Ultraviolet Lithography (High NA EUV) ของ ASML มาใช้ เพื่อรองรับการผลิตชิปยุคถัดไป

ในระยะสั้น IBM ยังคงร่วมมือกับพันธมิตร เช่น Rapidus จากญี่ปุ่น เพื่อผลักดันการผลิตชิปขนาด 2 นาโนเมตร ส่วนแผนการนำ Nanostack ไปสู่เชิงพาณิชย์นั้น บริษัทยังไม่ได้เปิดเผยรายละเอียดเพิ่มเติม โดยระบุว่าขณะนี้ยังให้ความสำคัญกับการขยายการผลิตเทคโนโลยี Nanosheet ให้พร้อมใช้งานในอุตสาหกรรมก่อน

ที่มา